Тенденции развития методов и средств автоматизации проектирования встроенных цифровых систем по материалам DATE 2002 Долинский М.С. Гомельский государственный университет им.Ф.Скорины dolinsky@gsu.unibel.by http://NewIT.gsu.unibel.by В статье дается обзор материалов, представленных на конференции и выставке "Design, Automation and Test in Europe (DATE)", которая состоялась 4-8 марта 2002 года в городе Париж (Франция). Характеризуются выявленные тенденции развития средств автоматизации проектирования встроенных цифровых систем. Введение DATE 2002 начала свою работу с вручения наград лучшим докладам DATE 2001 : TRACE-DRIVEN APPLICATION MODELING FOR SYSTEM-LEVEL PERFORMANCE ANALYSIS R Marculescu and A Nandi, Carnegie Mellon U, USA SystemC-SV - AN EXTENSION OF SystemC FOR MIXED MULTI-LEVEL COMMUNICATION MODELLING AND INTERFACE-BASED SYSTEM DESIGN R Siegmund and D Mueller, TU Chemnitz, D EFFICIENT TEST DATA COMPRESSION AND DECOMPRESSION FOR SYSTEM-ON-A-CHIP USING INTEGRAL SCAN CHAINS AND GOLOMB CODING A Chandra and K Chakrabarty, Duke U, USA Уже по названиям докладов, признанных лучшими, видно, что Европейское EDA сообщество ориентировано на разработку средств высокоуровневой автоматизации проектирования сложных цифровых электроных систем и, прежде всего, систем на кристалле. Далее состоялись два пленарных доклада, конспективно представленных ниже: 1. ON NANOSCALE INTEGRATION AND GIGASCALE COMPLEXITY IN THE POST .COM WORLD Hugo De Man, Professor, KU Leuven, Senior Research Fellow, IMEC, BE Пока технологические процессы, подчиняясь закону Мура, подошли к размерам, измеряемым в нанометрах, разработчики проектов подошли к сложностям проектирования, связанным с гига-размерами проектов. С другой стороны, в наше время продукты должны быть нулевой стоимости, с нулевым потреблением энергии, программируемые, с новой системной архитектурой, продаваться в огромных количествах и проектироваться за экспоненциально уменьшающееся время. Соответственно встает и множество вопросов: Сможем ли мы придумать эти новые системные архитектуры? Какие проблемы в проектировании они принесут? Как создать необходимые средства и методики и как организовать исследовательскую работу и обучение во всем мире? 2. GLOBAL RESPONSIBILITIES IN SoC DESIGN Taylor Scanlon, President & CEO, Virtual Silicon Technology, US Технические сложности разработки продвинутых SoC - проектов накладываются на изменение в экономической структуре мировой полупроводниковой промышленности. В докладе представляется взгляд на ответственость организаций и личностей, которая необходима, что бы справится с проблемами проектирования SoC-систем будущего. Можно отметить, что пленарные доклады в какой-то мере очертили перечень проблем, стоящих перед современными разработчиками EDA и возможные стратегические направления работы по разрешению поставленных проблем. В свою очередь, последовавшие секционные заседания представили текущее состояние соответствующих исследований в Европе и мире. В данной статье календарная программа секционных заседаний и дискуссий DATE 2002 проанализирована автором, реструктурирована и представлена в виде, отражающем, по мнению автора, наиболеее важные тенденции и направления развития средств EDA. 1. IP-компоненты, платформы, NoC, реконфигурируемые архитектуры 1.1. IP-компоненты - фундамент проектирования Панель 2A была посвящена обсуждению вопроса "Какой должна быть бизнес-модель распространения IP-компонент ?" В течение нескольких последних лет IP-компоненты поставляются более чем 175 компаниями. Используются, с различными коэффициентами, лицензии, как это принято делать для программного обеспечения в EDA, и royalty (авторский гонорар), как это принято при распространении компонент в промышленности. Очевидным сопутствующим фактором внедрения в практику проектирования IP-компонент сторонних производителей является распределенная коллективная разработка сложных систем с использованием WEB-технологий, которой была посвящена секция 2E. "Коллективное проектирование - Web-службы, инфраструктура, приложения" [3-8]. Как выбирать IP-компоненты сторонних производителей - этому вопросу была посвящена секция 1A. В качестве критериев выбора докладчики указывали: взаимодейтвие IP-компоненты с другими IP-компонентами, гибкость, возможность оптимизации, проверенность, портируемость, простоту встраивания в проекты, воспроизводимость в чипах и сертифицированность. Отдельные доклады [9-14] были посвящены выбору IP-компонент процессора, памяти, аналоговых компонент и программного обеспечения, а также стандартизации и методологии. В секции 3F1 оказались два доклада близкой тематики [15-16]. 1.2. Платформы Одним из ответов на сложность проектов, которые необходимо разрабатывать, являются платформы - интегрированные наборы IP-компонент аппаратного и программного обеспечения. Панель 2F обсуждала вопрос - кто является собственником платформы. Интересен состав фирм-участников состоявшегося обсуждения: Agere, Tensilica, Improv (все-США); STMicroelectronics (Канада), Infineon (Германия), Design & Reuse (Франция). В дискуссии подчеркивалось, что по мере развития VLSI технологий изменяется и организация промышленности. Традиционные производители сейчас концентрируются менее на просто производстве, а более на выпуске новых платформ для важных приложений. В это же время fabless - компании стараются создавать все более новые, улучшенные платформы. С третьей стороны IP-компании выпускают платформы, не проектируя самих чипов. Это приводит к техническим и организационным проблемам: - Кто создает платформы ? IP-фирмы, fabless-компании, производители ? - Пользователи заказывают появление платформ их создателям, или разработчики платформ навязывают их разработчикам конечных продуктов (system houses)? - Как IP-фирмы и fabless-компании делят работу и прибыль ? Естественным продолжением поиска ответов на поставленные вопросы стала секция 3E "Проектирование, базирующееся на платформах и повторное использование виртуальных компонент"[17-20]. 1.3. Сети на кристалле Секция 5A была полностью посвящена вопросу "Сети на кристалле". Системы на кристалле, проектируемые по технологии 50-100 нанометров могут использовать сетевые технологии для разработки надежных, устойчивых к шумам, схем коммуникаций на кристалле. Были представлены возможности и проблемы использования сетевых архитектур и протоколов, а также промышленные прототипы NOC (Network-On-a-Chip) [21-23]. 1.4. Реконфигурируемые архитектуры На секции 6B были представлены доклады, посвященные реконфигурируемым архитектурам. Обсуждались такие вопросы, как мотивация полезности конфигурирумости непосредственно во время исполнения, примеры проектирования исследовательских и промышленных конфигурируемых архитектур [24-29]. Панель 7A была посвящена проблеме "Конфигурируемые SoC - на что это похоже?" Снова представляется интересным отметить состав фирм и организаций, принявших участие в дискуссии: Actel, Xilinx, STMicroelectronics, Quicksilver Technology (все-США) и IMEC (Бельгия). Аргумент ПРОТИВ ASIC SoC заключается в том, что создавать их очень долго и очень дорого. По мере развития производственных технологий проблема негибкости, и невозможности изменений становится весьма серьезной. Исчезнут ли стандартные ячейки ASIC без гибкости реконфигурируемой логики, уступив массивам вентилей ? Неужели производители ASIC потеряют свои позиции в выпуске интеллектуальных продуктов и станут просто поставщиками все бОльших кристаллов ? Аргумент ЗА микросхемы FPGA заключается в том, что они всегда обеспечивают большую гибкость при проектировании, в связи со своей конфигурируемостью. Аргумент ПРОТИВ микросхем FPGA заключается в том, что по сравнению с микросхемами ASIC они всегда были больше, медленнее и дороже. Станут ли микросхемы FPGA достаточно эффективны, что бы вытеснить ASIC из рынка массового производства? Микросхемы ASSP могут быть частично реконфигурируемы. Станут ли они нормой ? Панель 10A обсуждала менее глобальный, но весьма интересный вопрос: "Технологии проектирования реконфигурируемых FPGA-платформ для сетевых приложений". Internet стал движущей силой для разработки встроенных систем. Однако программные (базирующиеся на микроконтроллерах) встроенные системы часто не обеспечивают лучшего решения по стоимости, производительности и потреблению энергии. В ходе дискуссии аргументировалось, что FPGA-платформы создают хороший компромисс между высокой производительностью, и обеспечением возможности сетевой реконфигурации. Представители Xilinx продемонстрировали действующий образец реконфигурируемой сетевой компоненты на базе FPGA. Отмечена острая потребность в новых методах и средствах высокоуровневого проектирования встроенных систем, которые обеспечат прозрачное отображение приложений на программно-аппаратные платформы. Указывалось также на необходимость обеспечить в будущем высокоскоростную динамическую реконфигурацию FPGA платформ. 2. Высокоуровневое проектирование : подходы и примеры 2.1. Совместная разработка (симуляция/эмуляция) программного и аппаратного обеспечения Одной из главных тенденций высокоуровневого проектирования цифровых систем является стремление совместной разработки программного и аппаратного обеспечения, начиная с как можно более ранних стадий проекта. Важно отметить, что если в прошлые годы, в том числе и на DATE 2001, во главу угла ставилась совместная разработка спецификаций программного и аппаратного обеспечения, то сейчас дополнительно ставится задача совместной отладки, используя при разработке и отладке прикладного программного обеспечения программные симуляционные модели и/или аппаратные эмуляторы аппаратного обеспечения [30-38]. 2.2. Проектирование и верификация систем с использованием SystemC В настоящее время ведутся работы по унификации методов и средств, обеспечивающих совместную симуляцию, верификацию и отладку программного и аппаратного обеспечения. Одним из таких подходов является использование SystemC. Доклады [39-43] отражают теорию и практику проектирования и верификации цифровых систем с использованием SystemC. 2.3. Методы, системы и примеры совместного проектирования программного и аппаратного обеспечения Значительное число работ [44-53] по традиции представляют методы и средства совместной спецификации и проектирования программного и аппаратного обеспечения цифровых систем, которые не ставят перед собой задачу совместной симуляции, а тем более совместной отладки программного и аппаратного обеспечения на уровне "языки программирования (С, ASM) для программного обеспечения и языки описания аппаратуры (VHDL, Verilog) для аппаратного обеспечения. 2.4. Использование UML для спецификации встроенных систем. Организатором этой секции выступил L. Lavagno, Politecnico di Torino, IT. По его мнению, UML (Unified Modeling Language) разработан как перспективный стандарт для гибкой фиксации широкого диапазона требований к электронным системам. Его графическая нотация позволяет полуформально описывать поведение систем и ограничения на их разработку. Хотя инструментальная поддержка автоматизации перехода от таких спецификаций к более низкоуровневым (HDL, C ...) пока явно недостаточна, по мнению участников, UML-подход выглядит многообещающе в связи с последующей потенциальной возможностью перевода в соответствующие компоненты программного и апапратного обеспечения. В работах [54-57] освещается как UML может быть использован для спецификации и реализации встроенных электронных систем. 3. Формальная верификация, логический синтез, тестирование и самотестирование 3.1. Формальная верификация цифровых систем Вопросы формальной верификации обсуждались в панельном семинаре 10D "Методы формальной верификации - промышленное состояние и перспективы". В дискуссии участвовали представители фирм Texas Instruments, Philips, STMicroelectronics, TNI-Valiosys, TIMA-UJF, Verisity, Mentor Graphics, Synopsys. Верификация проектов цифрового аппаратного обеспечения - это наисложнейшая проблема и узкое место всего процесса разработки встроенных систем сегодня. Большинство ошибок в аппаратном обеспечении, реализованном на ASIC могут вызвать дорогостоящие задержки выполнения проекта, в случае если эти ошибки обнаружены на стадии тестирования системы. Последствия в таких случаях очень серьезны, от дорогостоящего повторного изготовления чипа, до потери самой возможности попасть на рынок с данным продуктом. По мнению участников семинара, средства симуляции и эмуляции, которые традиционно используются для нахождения ошибок в проекте, часто не могут найти ошибки, возникающие в крайних случаях, которые могут произойти только после исполнения сотен тысяч циклов, что существенно превышает возможности сегодняшних технологий симуляции и эмуляции. Формальные методы выдвинуты как альтернативный подход к обеспечению качества и корректности проектируемого аппаратного обеспечения, преодолевающий ограничения таких традиционных методов как симуляция и тестирование. В то же время, аппаратные компоненты становятся все сложнее и сложнее, например, в практику проектирования процессоров внедрены многостадийные конвейеры и архитектуры "out-of-order" (с оптимизацияей порядка исполнения интсрукций в программе). Формальная верификация таких систем - это огромная проблема, которой была посвящена целая секция 1B. "Формальная верификация сложных проектов" [58-61]. Поскольку булевы методы являются ядром методов формальной верификации, им была посвящена специальная секция 2B "Методы SAT и BDD" [62-66]. 3.2. Логический синтез Новые методы логического синтеза и примеры их применения обсуждались в секции 3B "Успехи логического синтеза" [67-75]. 3.3. Тестирование и самотестирование Панель 3A обсуждала вопрос необходимости специальной инфраструктуры для самотестирующих IP-компонент для SOC. С каждым новым поколением полупроводниковых технологий, процесс изготовления становится сложнее, а следовательно повышается риск появления дефектов. Современные технологии 0.13 мк и ниже подвергают надежность, диагностику и выпуск годных большому риску, если не изменить процесса проектирования. Предлагаются специальные IP-компоненты для встроенной диагностики, встроенной устойчивости к ошибкам, встроенного самовосстановления работоспособности. На секции 4D "BIST диагностика и DFT" (BIST - Buit-in-Self-Testing, DFT - Design For Testing) обсуждались [76-81] методы оптимизации времени тестирования, диагностируемости, покрытия сложных логических проектов. Секции 5D и 6D были посвящены вопросам организации тестирования систем и SOC [82-91]. Секция 8D была посвящена вопросам организации тестирования устройств [92-97]. Секция 9D была посвящена вопросам тестирования памяти, а также методам и средствам ATPG (Automatic Test Pattern Generation)[98-101]. Секция 9F была посвящена вопросам проектирования с обеспечением тестируемости [102-108]. 4. Методы снижения энергопотреления Панель 6A имела призывающее к дискуссии название "Кризиз энергопотребления в SoC-проектах: стратегии конструирования малопотребляющих, высокопроизводительных SoC-систем". Состав участников дискуссии включал представителей следующих фирм: Virtual Silicon Technology, Alcatel, Infineon Technologies, Synopsys, Nanometer Analysis and Test, Interconnect Verification, Virtual Silicon. Участниками дискуссии подчеркивалось, что традиционно, средства синтеза были ориентированы на достижение заданных характеристик производительности и минимизации площади. Минимизация динамического и статического потребления энергии поручалась специальным средствам анализа, которые указывали проблему средствам конструирования для последующего ее решения. Настало время шире применять стратегии управления энергопотреблением на всем протяжении проектирования, начиная от разработки алгоритмов. В дискуссии обсуждались существующие и необходимые средства и методы EDA для решения поставленных проблем. Секция 1E "Анализ энергопотреления в сетях на кристалле и процессорах" заслушала и обсудила соответствующие доклады [109-110]. Секция 4E "Оптимизация кода и оперативной памяти в совместном проектировании программного и аппаратного обеспечения" была сфокусирована на методах и средствах кодогенерации для встроенных систем [111-113]. Секция 5B "Малопотребляющие архитектуры и ПО" быда посвящена вопросам сокращения энергопотребления посредством трансформации программного обеспечения и использования новых архитектурных решений по организации оперативной памяти [114-120]. Секция 10E . "Оптимизация энергопотредления для встроенных процессоров" была посвящена обсуждению вопросов анализа сложности операций, кодирования данных на шине и в кеше [121-124]. 5. Дискуссии Панель 4A "Перспективы проектов MEDEA+ и ITRS", в которой участвовали представители таких фирм как IBM, Intel, Philips Research, Infineon Technologies, TIMA, FZI/Tuebingen U, была посвящена обсуждению стратегий выработанных соответствующими рабочими группами проектов MEDEA+ и ITRS. В качестве основных целей проектов обозначены разработки методов и средств проктирования, обеспечиввающих сокращение времени проектирования и повышение качества проектов. Основной упор будет делаться на решения, управляемые требованиями предметной области, главным образом как SoC-системы с одновременной разработкой программного и аппаратного обеспечения. Панель 5G "Руководители новых компаний" собрала лидеров таких фирм как CoWare, iRoC, DICE, Memscap и CADIS, которые поделились своим опытом "вхождения в рынок". Панель 1G, организованная EDA Consortsium собрала представителей таких ведущих EDA компаний как Mentor Graphics, Synopsys, Cadence и Infineon, которые обсудили вопросы будущего EDA индустрии и ее пользователей. На пленарном докладе "Европейские CAD от 60-х до нового тысячелетия", который состоялся в рамках секции 9G "40 лет EDA", Joseph Borel (R&D Consulting, FR) выдвинул и аргументировал следующие тезисы. CAD-системы всегда плохо понимались руководителями компаний, поскольку их обязаннности сильно далеки от таких процессов. Огромное количество CAD и TCAD было разработано в Европе. Несмотря на то, что многие из них включали интересные новшества, в большинстве своем они были внутреннего назначения и не достигали уровня, необходимого для выхода на рынок. Такое положение должно быть изменено в будущем. Заключение Прошедшая конференция/выставка DATE 2002 показала высокую динамику развития средств автоматизации проектирования, верификации и отладки SOC-систем. В то же время поставлен ряд проблем, которые все еще требуют своего разрешения. Желающие более подробно ознакомиться с материалами DATE 2002 могут обратиться к соответствующему сайту: http://www.date-conference.com Литература 1. ON NANOSCALE INTEGRATION AND GIGASCALE COMPLEXITY IN THE POST .COM WORLD Hugo De Man, Professor, KU Leuven, Senior Research Fellow, IMEC, BE 2. GLOBAL RESPONSIBILITIES IN SoC DESIGN Taylor Scanlon, President & CEO, Virtual Silicon Technology, US 3. E-DESIGN BASED ON THE REUSE PARADIGM A Dziri, L Ghanmi, A Ghrab, M Hamdoun, B Missaoui and K Skiba, CSI/INPG, FR G Saucier, Design & Reuse, FR M Zrigui, Facultй des Sciences Monastir, TN 4. INTERNET-BASED COLLABORATIVE TEST GENERATION WITH MOSCITO A Schneider and K-H Diener, FhG (IIS/EAS), DE E Ivask, J Raik and R Ubar, TU Tallinn, EST P Miklos,T Cibakova and E Gramatova, Inst.for Informatics (IIN), SLK 5. A TWO-TIER DISTRIBUTED ELECTRONIC DESIGN FRAMEWORK T Kazmierski and N Clayton, Southampton U, UK 6. EMBEDDED SYSTEM DESIGN BASED ON WEBSERVICES A Rettberg, Paderborn U/C-LAB, DE W Thronicke, Siemens/C-LAB, DE 7. THE FRAUNHOFER KNOWLEDGE NETWORK (FKN) FOR TRAINING IN CRITICAL DESIGN DISCIPLINES A Sauer and G Elst, FhG IIS/EAS, DE L Krahn and W John, FhG IZM, DE 8. COMPARATIVE ANALYSIS AND APPLICATION OF DATA REPOSITORY INFRASTRUCTURE FOR COLLABORATION-ENABLED DISTRIBUTED DESIGN ENVIRONMENTS L S Indrusiak, TU Darmstadt, DE/UFRGS, BRZ M Glesner, TU Darmstadt, DE R Reis, UFRGS, BRZ 9. EMBEDDED PROCESSORS I Phillips, ARM, UK 10. EMBEDDED ANALOGUE CORES J da Franca, ChipIdea, PT 11. EMBEDDED MEMORY CORES V Ratford, Virage Logic, US 12. EMBEDDED SOFTWARE G Martin, Cadence, US 13. STANDARDISATION L Rosenberg, VSIA, US 14. METHODOLOGY P Bricaud, Mentor Graphics, FR 15. INTEGRATING IP INTO TODAY_S SoC DESIGN FLOWS T Daniels, LSI Logic, UK 16. IP REUSE: NEXT SoC REUSE OR PATCHWORK P Bricaud and T Delaye, Mentor Graphics, FR M Eftimakis, NewLogic, US 17. DYNAMIC RUNTIME RE-SCHEDULING ALLOWING MULTIPLE IMPLEMENTATIONS OF A TASK FOR PLATFORM-BASED DESIGNS T M Lee and W Wolf, Princeton U, US J Henkel, NEC, US 18. TECHNIQUES TO EVOLVE A C++ BASED SYSTEM DESIGN LANGUAGE R Pasko and S Vernalde, IMEC, BE P Schaumont, UC Los Angeles, US 19. AREA-EFFICIENT MEMORY FOR SELF-PROFILING MICROPROCESSOR PLATFORMS S Cotterell, F Vahid and R Lysecky, UC Riverside, US 20. FlexBench: REUSE OF VERIFICATION IP TO INCREASE PRODUCTIVITY S Stoehr, M Simmons and J Geishauser, Motorola Munich, DE 21. NETWORKS ON CHIPS: A NEW PARADIGM FOR SYSTEM ON CHIP DESIGN G De Micheli and L Benini, Stanford U, US 22. DAYTONA - A COMMUNICATION FABRIC FOR MULTIPROCESSING SYSTEMS ON A CHIP J Williams, N Heintze and B Ackland, Agere Systems, US 23. NETWORKS ON SILICON: THE NEXT DESIGN PARADIGM FOR SYSTEMS ON SILICON K Goossens, E Rijpkema, P Wielage, A Peeters and J van Meerbergen, Philips Research, NL 24. A VIDEO COMPRESSION CASE STUDY ON A RECONFIGURABLE VLIW ARCHITECTURE D Rizzo and O Colavin, STMicroelectronics, US 25. A COMPLETE DATA SCHEDULER FOR MULTI-CONTEXT RECONFIGURABLE ARCHITECTURES M Sanchez-Йlez, M Fйrnandez, R Maestre and R Hermida, Madrid Complutense U, ES N Bagherzadeh and F Kurdahi, UC Irvine, US 26. HIGHLY SCALABLE DYNAMICALLY RECONFIGURABLE SYSTOLIC RING-ARCHITECTURE FOR DSP APPLICATIONS G Sassatelli, L Torres, C Diou, G Cambon and J Galy, LIRMM, FR 27. (SELF-)RECONFIGURABLE FINITE STATE MACHINES: THEORY AND IMPLEMENTATION J Teich and M Koester, Paderborn U, DE 28. THE USE OF RUNTIME CONFIGURATION CAPABILITIES FOR NETWORKED EMBEDDED SYSTEMS C Nitsch and U Kebschull, Leipzig U, DE 29. A SAT SOLVER USING SOFTWARE AND RECONFIGURABLE HARDWARE I Skliarova and A B Ferrari, Aveiro U, PT 30. HARDWARE AND SOFTWARE CODESIGN WITH USING SystemC AND BACH Y Yuyama, K Takai, K Kobayashi and H Onodera, Kyoto U, JP 31. STANDARD CO-EMULATION API - A FOUNDATION FOR PRODUCTIVE, EMULATION-BASED VERIFICATION SOLUTIONS R Howarth, IKOS Systems, UK 32. ADVANCED METHODS FOR SoC CONCURRENT ENGINEERING F Ghenassia, STMicroelectronics, FR A Gonier, Mentor Graphics, FR 33. AN INTEGRATED HETEROGENEOUS SIMULATION ENVIRONMENT ENABLING EFFECTIVE EMBEDDED SOFTWARE DEVELOPMENT M Thanner, M Rohleder, M Brenner, S Lenk and C Roettgermann, Motorola GmbH, DE 34. HW/SW CO-DESIGN OF A MULTIPLE INJECTION DRIVER AUTOMOTIVE SUBSYSTEM USING A CONFIGURABLE SYSTEM-ON-CHIP M Baleani, Ancona U/PARADES EEIG, IT M Conti, Ancona U, IT A Ferrari, PARADES EEIG, IT A Sangiovanni-Vincentelli, UC Berkeley, US/PARADES EEIG, IT 35. DEVELOPMENT OF A SINGLE CHIP SPEECH RECOGNITION SYSTEM USING A HW/SW CODESIGN METHODOLOGY S Bocchio, A Rosti, M Borgatti, L Cali_, M Besana and F Lertora, STMicroelectronics, IT 36. A DUAL-PROCESSOR SYSTEM-ON-CHIP FOR ELECTRONICS CARTHOGRAPHIC APPLICATIONS: A DESIGN CASE STUDY L Fanucci, CSMDR, IT L Bertini, Pisa U, IT M De Marinis, Pisa Research Consortium, IT 37. SATELLITE TUNER SINGLE CHIP SIMULATION WITH ADVANCED DESIGN SYSTEM P Busson, A Moutard, B Louis -Gavet, P Dautriche, F Lemery, C Pujol and J-P Morin, STMicroelectronics, FR 38. VIRTUAL SoC PROTOTYPING: CASE STUDY FOR A TRANSACTIONAL MODEL OF AN USB DRIVER V Amadio, M Caldari, M Conti, E Corinti, P Crippa, S Orcioni and C Turchetti, Ancona U, IT M Coppola, STMicroelectronics, FR 39. SystemC PERFORMANCE EVALUATION USING A PIPELINED DLX MULTIPROCESSOR C Charest and E M Aboulhamid, Montreal U, CA C Pilkington and P Paulin, STMicroelectronics, FR 40. SystemC SPECIFICATION OF A TELECOM PCI-COMPATIBLE INTERFACE M Bombana, Siemens ICN, IT F Bruschi, F Ferrandi and D Sciuto, Politecnico di Milano, IT 41. TRANSACTION LEVEL MODELING OF SoC PLATFORMS USING SystemC R Hilderink and S Klostermann, Synopsys, DE 42. FUNCTIONAL VERIFICATION FOR SystemC DESCRIPTIONS USING CONSTRAINT SOLVING F Ferrandi, M Rendine and D Sciuto, Politecnico di Milano, IT 43. TOP-DOWN SYSTEM LEVEL DESIGN METHODOLOGY USING SpecC, VCC AND SystemC L Cai and D Gajski, UC Irvine, US P Kritzinger and M Olivarez, Motorola, US 44. HW/SW INTERFACES DESIGN OF A VDSL MODEM USING AUTOMATIC REFINEMENT OF A VIRTUAL ARCHITECTURE SPECIFICATION INTO A MULTIPROCESSOR SoC: A CASE STUDY W Cesario, Y Paviot, A Baghdadi, L Gauthier, D Lyonnard, G Nicolescu, S Yoo and A A Jerraya, TIMA, Grenoble,FR M Diaz Nava, STMicroelectronics, FR 45. EFFICIENT DESIGN FLOW FROM SYSTEM LEVEL TO HARDWARE IN COCENTRIC SYSTEM STUDIO H Dawid, S Thiel, H Elders-Boll, M Vaupel, E Geesmann, M Vellachi and M Antweiler, Synopsys, IND 46. TOWARDS BRIDGING THE PRECISION GAP BETWEEN SoC TRANSACTIONAL AND CYCLE-ACCURATE LEVELS A Clouard, G Mastrorocco, F Carbognani and F Ghenassia, STMicroelectronics, FR 47. CONTEXT SWITCHING IN A HARDWARE/SOFTWARE CO-DESIGN OF THE JAVA VIRTUAL MACHINE K B Kent and M Serra, Victoria U, CA 48. AN EFFICIENT SIMULATION ENVIRONMENT FOR THE DESIGN OF NETWORKED BLUETOOTH DEVICES Y Ahn, D Kim, S Lee, S Park, S Yoo, K Choi and S-I Chae, Seoul National U, KR 49. AN ENVIRONMENT FOR DYNAMIC COMPONENT COMPOSITION FOR EFFICIENT CO-DESIGN F Doucet, S Shukla and R Gupta, UC Irvine, US M Otsuka, Fujitsu, JP 50. THE CO-DESIGN OF SoC-BASED EMBEDDED SYSTEMS USING HASoC M D Edwards and P N Green, UMIST, UK 51. A POWERFUL SYSTEM DESIGN METHODOLOGY COMBINING OCAPI AND HANDEL-C FOR CONCEPT ENGINEERING K Buchenrieder, A Pyttel and A Sedlmeier, Infineon Technologies, DE 52. AUTOMATED CONCURRENCY RE-ASSIGNMENT IN HIGH LEVEL SYSTEM MODELS FOR EFFICIENT SYSTEM-LEVEL SIMULATION N Savoiu, S Shukla and R Gupta, UC Irvine, US 53. SYSTEM DESIGN FOR FLEXIBILITY C Haubelt and J Teich, Paderborn U, DE K Richter, TU Braunschweig, DE 54. THE REAL-TIME UML STANDARD: DEFINITION AND APPLICATION B Selic, Rational Inc, US 55. UML FOR EMBEDDED SYSTEMS SPECIFICATION AND DESIGN: MOTIVATION AND OVERVIEW G Martin, Cadence Design Systems, US 56. A UML-BASED DESIGN METHODOLOGY FOR REAL-TIME AND EMBEDDED SYTEMS G de Jong, Telelogic Inc, BE 57. BEYOND UML TO AN END-OF-LINE FUNCTIONAL TEST ENGINE A Baldini, A Benso, P Prinetto, Politecnico di Torino, IT S Mo and A Taddei, Magneti Marelli Electronic Systems, IT 58. FORMAL VERIFICATION OF THE PENTIUM 4 FLOATING-POINT MULTIPLIER R Kaivola and N Narasimhan, Intel Corp, US 59. USING REWRITING RULES AND POSITIVE EQUALITY TO FORMALLY VERIFY WIDE-ISSUE OUT-OF-ORDER MICROPROCESSORS WITH A REORDER BUFFER M N Velev, Carnegie Mellon U, US 60. AUTOMATIC VERIFICATION OF IN-ORDER EXECUTION IN MICROPROCESSORS WITH FRAGMENTED PIPELINES AND MULTICYCLE FUNCTIONAL UNITS P Mishra, N Dutt and A Nicolau, UC Irvine, US H Tomiyama, ISIT, Fukuoka, JP 61. A CASE STUDY FOR THE VERIFICATION OF COMPLEX TIMED CIRCUITS: IPCMOS M A Peсa, J Cortadella, E Pastor and A Smirnov, TU Catalonia, ES 62. USING PROBLEM SYMMETRY IN SEARCH BASED SATISFIABILITY ALGORITHMS E Goldberg, Cadence Berkeley Labs, US M R Prasad, Fujitsu Labs of America, US R K Brayton, UC Berkeley, US 63. BerkMin: A FAST AND ROBUST SAT-SOLVER E Goldberg, Cadence Berkeley Labs, US Y Novikov, Inst. of Eng. Cybernetics of NASB Belarus, BL 64. DYNAMIC SCHEDULING AND CLUSTERING IN SYMBOLIC IMAGE COMPUTATION G Cabodi, P Camurati and S Quer, Politecnico di Torino, IT 65. SPEEDING UP SAT FOR EDA S Pilarski and G Hu, Synopsys, US 66. SEARCH-BASED SAT USING ZERO-SUPPRESSED BDDS F A Aloul, M N Mneimneh and K A Sakallah, Michigan U, US 67. CHESMIN: A HEURISTIC ALGORITHM FOR STATE REDUCTION IN INCOMPLETELY SPECIFIED FINITE STATE MACHINES S Goren, PMC-Sierra, US F J Ferguson, UC Santa Barbara, US 68. GENERALIZED EARLY EVALUATION IN SELF -TIMED CIRCUITS M A Thornton, K Fazel and R B Reese, Mississippi State U, US C Traver, Union College, US 69. DUAL THRESHOLD VOLTAGE DOMINO LOGIC SYNTHESIS FOR HIGH PERFORMANCE WITH NOISE AND POWER CONSTRAINT S-O Jung, Illinois Urbana-Champaign U, US K-W Kim, Pluris Inc, US S-M Kang, UC Santa Cruz, US 70. AN ENCODING TECHNIQUE FOR LOW POWER CMOS IMPLEMENTATIONS OF CONTROLLERS M Martinez, M J Avedillo, J M Quintana, M Koegst, S T Ruelke and H Susse, CNM -IMSE, ES 71. COMPOSITION TREES IN FINDING BEST VARIABLE ORDERINGS FOR ROBDDs E Dubrova, Royal IT, SE 72. A DIRECT MAPPING SYSTEM FOR DATAPATH MODULE AND FSM IMPLEMENTATION INTO LUT-BASED FPGAs J Abke and E Barke, Hannover U, DE 73. CONCURRENT AND SELECTIVE LOGIC EXTRACTION WITH TIMING CONSIDERATION P Rezvani and M Pedram, Southern California U, US 74. IMPROVED TECHNOLOGY MAPPING FOR PAL-BASED DEVICES USING A NEW APPROACH TO MULTI-OUTPUT BOOLEAN FUNCTIONS K Dariusz, Silesian UT, PL 75. EFFICIENT AND EFFECTIVE REDUNDANCY REMOVAL FOR MILLION-GATE CIRCUITS M Berkelaar and K van Eijk, Magma Design Automation, NL 76. AN INCREMENTAL ALGORITHM FOR TEST GENERATION IN ILLINOIS SCAN-ARCHITECTURE BASED DESIGNS A R Pandey and J H Patel, Illinois U, Urbana-Champaign, US 77. GATE LEVEL FAULT DIAGNOSIS IN SCAN-BASED BIST I Bayraktaroglu and A Orailoglu, UC San Diego, US 78. AN INTERVAL-BASED DIAGNOSIS SCHEME FOR IDENTIFYING FAILING VECTORS IN A SCAN-BIST ENVIRONMENT C Liu and K Chakrabarty, Duke U, US M Goessel, Potsdam U, DE 79. REDUCING TEST APPLICATION TIME THROUGH TEST DATA MUTATION ENCODING S Reda and A Orailoglu, UC San Diego, US 80. DIRECTED-BINARY SEARCH IN LOGIC BIST DIAGNOSTICS R Kapur and T W Williams, Synopsys, US M R Mercer, Texas A&M U, US 81. AN EVOLUTIONARY APPROACH TO THE DESIGN OF ON-CHIP PSEUDORANDOM TEST GENERATORS M Favalli, DI- Ferrara U, IT M Dalpasso, DEI _ Padova U, IT 82. TEST PLANNING AND DESIGN SPACE EXPLORATION IN A CORE-BASED ENVIRONMENT E Cota, L Carro and M Lubaszewski, UFRGS, BR A Orailoglu, UC San Diego, US 83. A HIERARCHICAL TEST SCHEME FOR SYSTEM-ON-CHIP DESIGNS J-F Li,H-J Huang,J-B Chen,C-P Su and C-W Wu, National Tsing Hua U, ROC C Cheng, S-I Chen, C-Y Hwang and H-P Ling, Faraday Technology Corp, ROC 84. EFFICIENT WRAPPER/TAM CO-OPTIMIZATION FOR LARGE SoCs V Iyengar and K Chakrabarty, Duke U, US E J Marinissen, Philips, NL 85. FAULT ISOLATION USING TESTS FOR NON-ISOLATED BLOCKS I Pomeranz, Purdue U, US Y Zorian, LogicVision, US 86. EFFECTIVE SOFTWARE SELF-TEST METHODOLOGY FOR PROCESSOR CORES N Kranitis and A Paschalis, Athens U, GR D Gizopoulos, Piraeus U, GR Y Zorian, LogicVision, US 87. TEST RESOURCE PARTITIONING AND REDUCED PIN-COUNT TESTING BASED ON TEST DATA COMPRESSION A Chandra and K Chakrabarty, Duke U, US 88. IMPROVING COMPRESSION RATIO, AREA OVERHEAD, AND TEST APPLICATION TIME FOR SYSTEM-ON-A-CHIP TEST DATA COMPRESSION/DECOMPRESSION P T Gonciari and B Al-Hashimi, Southampton U, UK N Nicolici, McMaster U, CA 89. PROBLEMS DUE TO OPEN FAULTS IN THE INTERCONNECTIONS OF SELF-CHECKING DATA-PATHS M Favalli, DI _ Ferrara U, IT C Metra, DEIS _ Bologna U, IT 90. A HEURISTIC FOR TEST SCHEDULING AT SYSTEM LEVEL M L Flottes, J Pouget and B Rouzeyre, LIRMM, FR 91. FORMULATION OF SoC TESTING SCHEDULING AS A NETWORK TRANSPORTATION PROBLEM S Koranne and V Suhas, Philips, NL 92. SELF-CHECKING SCHEME FOR THE ON-LINE TESTING OF POWER SUPPLY NOISE C Metra L Schiano and B Ricco, DEIS - Bologna U, IT M Favalli, DI - Ferrara U, IT 93. AUTOMATIC MODIFICATIONS OF HIGH LEVEL VHDL DESCRIPTIONS FOR FAULT DETECTION OR TOLERANCE R Leveugle, TIMA, Grenoble, FR 94. EXPLOITING IDLE CYCLES FOR ALGORITHM LEVEL RE-COMPUTING K Wu and R Karri, Brooklyn Polytechnic U, US 95. NEW TECHNIQUES FOR SPEEDING-UP FAULT-INJECTION CAMPAIGNS L Berrojo and I Gуnzalez, Alcatel Espacio, ES F Corno, M Sonza Reorda and G Squillero, Politecnico di Torino, IT L Entrena and C Lуpez, Carlos III de Madrid U, ES 96. A FAST JOHNSON-MOBIUS ENCODING SCHEME FOR FAULT SECURE BINARY COUNTERS K S Papadomanolakis, A P Kakarountas, N Sklavos and C E Goutis, Patras U, GR 97. A NOVEL METHODOLOGY FOR THE CONCURRENT TEST OF PARTIAL AND DYNAMICALLY RECONFIGURABLE SRAM-BASED FPGAs M G Gericota and G R Alves, ISEP, PT M L Silva and J M Ferreira, FEUP/INESC, PT 98. AN OPTIMAL ALGORITHM FOR THE AUTOMATIC GENERATION OF MARCH TESTS A Benso,S Di Carlo,G Di Natale and P Prinetto, Politecnico di Torino, IT 99. MINIMAL TEST FOR DETECTING STATE COUPLING FAULTS IN MEMORIES A J van de Goor, TU Delft, NL M S Abadir and A Carlin, Motorola, US 100. MAXIMIZING IMPOSSIBILITIES FOR UNTESTABLE FAULT IDENTIFICATION M S Hsiao, Virginia Tech, US 101. AUTOMATED MODELING OF CUSTOM DIGITAL CIRCUITS FOR TEST S Bose, Intel Corporation, US 102. CONSTRAINED LOGIC BIST FOR MICROPROCESSORS S Kundu, S Sengupta, D Goswami and R Galivanche, Intel Corporation, US 103. A BIST: TESTING EXTERNAL MEMORIES AND THEIR INTERCONNECTS H Kim, X Gu and S Chung, Cisco Systems, US 104. A LOW-OVERHEAD SCAN-BASED BIST TECHNIQUE BASED ON DATA REINSTATE METHOD TO TEST EMBEDDED SRAMs IN MAJC MICROPROCESSOR R Pendurkar, Sun Microsystems, US 105. MULTI-PORT G.shdsl DFT FEATURES C M Bui, Centillium Communications, US 106. DESIGNING A LOW POWER FAULT-TOLERANT MICROCONTROLLER FOR MEDICINE INFUSION DEVICES A P Kakarountas, K S Papadomanolakis, V Spiliotopoulos and C E Goutis, Patras U, GR S Nikolaidis, Thesalloniki U, GR 107. HIGH-RESOLUTION TIMING MEASUREMENT SYSTEM B M Rogina, Rudjer Boskovic Institute, CR 108. EFFICIENT ON-LINE TESTING METHOD FOR A FLOATING-POINT ITERATIVE ARRAY DIVIDER A Drozd, M Lobachev and J Drozd, Odessa State Polytechnic U, UKR 109. MANAGING POWER CONSUMPTION IN NETWORKS ON CHIPS T Simunic, HP Labs, USA 110. AN INSTRUCTION-LEVEL METHODOLOGY FOR POWER ESTIMATION AND OPTIMIZATION OF EMBEDDED VLIW CORES A Bona, M Sami, D Sciuto and V Zaccaria, Politecnico di Milano, IT C Silvano, Milano U, IT R Zafalon, STMicroelectronics 111. HARDWARE/SOFTWARE TRADE-OFFS FOR ADVANCED 3G CHANNEL CODING H Michel, A Worm and N Wehn, Kaiserslautern U, DE M Muench, Alcatel, BE 112. AN EFFICIENT COMPILER TECHNIQUE FOR CODE SIZE REDUCTION USING REDUCED BIT-WIDTH ISAs A Halambi, A Shrivastava, P Biswas, N Dutt and A Nicolau, UC Irvine, US 113. ASSIGNING PROGRAM AND DATA OBJECTS TO SCRATCHPAD FOR ENERGY REDUCTION S Steinke, L Wehmeyer, B-S Lee and P Marwedel, Dortmund U, DE 114. DATA REUSE EXPLORATION METHODOLOGY FOR LOOP-DOMINATED APPLICATIONS T Van Achteren, KU Leuven, BE F Catthoor and R Lauwereins, IMEC, BE 115. EAC: A COMPILER FRAMEWORK FOR HIGH-LEVEL ENERGY ESTIMATION AND OPTIMIZATION I Kadayif, M Kandemir, N Vijaykrishnan, M J Irwin and A Sivasubramaniam, Pennsylvania State U, US 116. POWER SAVINGS IN EMBEDDED PROCESSORS THROUGH DECODE FILER CACHE W Tang, R Gupta and A Nicolau, UC Irvine, US 117. HARDWARE-ASSISTED DATA COMPRESSION FOR ENERGY MINIMIZATION IN SYSTEMS WITH EMBEDDED PROCESSORS L Benini and D Bruni, Bologna U, IT A Macii and E Macii, Politecnico di Torino, IT 118. POWER-EFFICIENT TRACE CACHES J Hu, N Vijaykrishnan, M Kandemir and M J Irwin, Pennsylvania State U, US 119. TIME DOMAIN MODELING OF THE POWER CONSUMPTION OF A 32 BIT MICROPROCESSOR G Caldentey, J Cid, J Rius, X Amela, S Manich and R Rodriguez, Catalunya UP, ES 120. REDUCING CACHE ACCESS ENERGY IN ARRAY-INTENSIVE APPLICATIONS M Kandemir, Pennsylvania State U, US I Kolcu, Manchester U, UK 121. LOW POWER EMBEDDED SOFTWARE OPTIMIZATION USING SYMBOLIC ALGEBRA A Peymandoust, T Simunic and G De Micheli, Stanford U, US 122. AN ADAPTIVE DICTIONARY ENCODING SCHEME FOR SoC DATA BUSES T Lv and W Wolf, Princeton U, US J Henkel and H Lekatsas, NEC, US 123. POWER EFFICIENT EMBEDDED PROCESSOR IPs THROUGH APPLICATION-SPECIFIC TAG COMPRESSION IN DATA CACHES P Petrov and A Orailoglu, UC San Diego, US 124. SYSTEMATIC POWER-PERFORMANCE TRADE-OFF IN MPEG-4 BY MEANS OF SELECTIVE FUNCTION INLINING STEERED BY ADDRESS OPTIMISATION OPPORTUNITIES M Palkovic, M Miranda and F Catthoor, IMEC, BE